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9ab4c2af5b
commit
84b75f12bd
Binary file not shown.
File diff suppressed because it is too large
Load Diff
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@ -1,4 +1,4 @@
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update=12/12/2018 6:48:20 AM
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update=17/12/2020 02:53:36
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version=1
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last_client=kicad
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last_client=kicad
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[cvpcb]
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[cvpcb]
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@ -6,79 +6,267 @@ version=1
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NetIExt=net
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NetIExt=net
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[cvpcb/libraries]
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[cvpcb/libraries]
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EquName1=devcms
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EquName1=devcms
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[pcbnew]
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[pcbnew/libraries]
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LibDir=
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LibName7=smd_resistors
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LibName9=smd_dil
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LibName10=smd_transistors
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LibName11=libcms
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LibName15=pga_sockets
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[general]
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[general]
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version=1
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[eeschema]
|
[eeschema]
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version=1
|
version=1
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LibDir=
|
LibDir=
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[eeschema/libraries]
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[pcbnew]
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LibName1=power
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version=1
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LibName2=device
|
PageLayoutDescrFile=
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LibName3=transistors
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LastNetListRead=
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LibName4=conn
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CopperLayerCount=2
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LibName5=linear
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BoardThickness=1.6
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LibName6=regul
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AllowMicroVias=0
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LibName7=74xx
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AllowBlindVias=0
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LibName8=cmos4000
|
RequireCourtyardDefinitions=0
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LibName9=adc-dac
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ProhibitOverlappingCourtyards=1
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LibName10=memory
|
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MinViaDiameter=0.889
|
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|
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|
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LibName14=dsp
|
MinMicroViaDrill=0.127
|
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|
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|
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LibName16=analog_switches
|
TrackWidth1=0.3
|
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LibName17=motorola
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TrackWidth2=0.8
|
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LibName18=texas
|
TrackWidth3=1
|
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LibName19=intel
|
ViaDiameter1=0.889
|
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LibName20=audio
|
ViaDrill1=0.635
|
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LibName21=interface
|
dPairWidth1=0.3
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LibName22=digital-audio
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LibName23=philips
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dPairViaGap1=0.25
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LibName24=display
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SilkLineWidth=0.15
|
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LibName25=cypress
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SilkTextSizeV=1
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LibName26=siliconi
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SilkTextSizeH=1
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LibName27=opto
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SilkTextSizeThickness=0.15
|
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LibName28=atmel
|
SilkTextItalic=0
|
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LibName29=contrib
|
SilkTextUpright=1
|
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LibName30=valves
|
CopperLineWidth=0.2
|
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LibName31=symbols/284617-1
|
CopperTextSizeV=1.5
|
||||||
|
CopperTextSizeH=1.5
|
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|
CopperTextThickness=0.3
|
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|
CopperTextItalic=0
|
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|
CopperTextUpright=1
|
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EdgeCutLineWidth=0.09999999999999999
|
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|
CourtyardLineWidth=0.05
|
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OthersLineWidth=0.15
|
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|
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|
OthersTextSizeH=1
|
||||||
|
OthersTextSizeThickness=0.15
|
||||||
|
OthersTextItalic=0
|
||||||
|
OthersTextUpright=1
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|
SolderMaskClearance=0
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SolderMaskMinWidth=0
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SolderPasteClearance=0
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SolderPasteRatio=-0
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[pcbnew/Layer.F.Cu]
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Name=F.Cu
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Type=0
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Enabled=1
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[pcbnew/Layer.In1.Cu]
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Name=In1.Cu
|
||||||
|
Type=0
|
||||||
|
Enabled=0
|
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|
[pcbnew/Layer.In2.Cu]
|
||||||
|
Name=In2.Cu
|
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|
Type=0
|
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|
Enabled=0
|
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|
[pcbnew/Layer.In3.Cu]
|
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|
Name=In3.Cu
|
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|
Type=0
|
||||||
|
Enabled=0
|
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|
[pcbnew/Layer.In4.Cu]
|
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|
Name=In4.Cu
|
||||||
|
Type=0
|
||||||
|
Enabled=0
|
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|
[pcbnew/Layer.In5.Cu]
|
||||||
|
Name=In5.Cu
|
||||||
|
Type=0
|
||||||
|
Enabled=0
|
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|
[pcbnew/Layer.In6.Cu]
|
||||||
|
Name=In6.Cu
|
||||||
|
Type=0
|
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|
Enabled=0
|
||||||
|
[pcbnew/Layer.In7.Cu]
|
||||||
|
Name=In7.Cu
|
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|
Type=0
|
||||||
|
Enabled=0
|
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[pcbnew/Layer.In8.Cu]
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Type=0
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|
Enabled=0
|
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[pcbnew/Layer.In9.Cu]
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Type=0
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Enabled=0
|
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[pcbnew/Layer.In10.Cu]
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||||||
|
Type=0
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Enabled=0
|
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|
[pcbnew/Layer.In11.Cu]
|
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|
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||||||
|
Type=0
|
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|
Enabled=0
|
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[pcbnew/Layer.In12.Cu]
|
||||||
|
Name=In12.Cu
|
||||||
|
Type=0
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|
Enabled=0
|
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[pcbnew/Layer.In13.Cu]
|
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|
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|
Type=0
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Enabled=0
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||||||
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[pcbnew/Layer.In14.Cu]
|
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|
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Type=0
|
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Enabled=0
|
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[pcbnew/Layer.In15.Cu]
|
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|
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Type=0
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Enabled=0
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[pcbnew/Layer.In16.Cu]
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Type=0
|
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Enabled=0
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[pcbnew/Layer.In17.Cu]
|
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Type=0
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Enabled=0
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[pcbnew/Layer.In18.Cu]
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Type=0
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Enabled=0
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Type=0
|
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Enabled=0
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[pcbnew/Layer.In20.Cu]
|
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Name=In20.Cu
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Type=0
|
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Enabled=0
|
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[pcbnew/Layer.In21.Cu]
|
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Type=0
|
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Enabled=0
|
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|
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Type=0
|
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|
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[pcbnew/Layer.In23.Cu]
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Type=0
|
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Enabled=0
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[pcbnew/Layer.In24.Cu]
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||||||
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Type=0
|
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Enabled=0
|
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[pcbnew/Layer.In25.Cu]
|
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Name=In25.Cu
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Type=0
|
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Enabled=0
|
||||||
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[pcbnew/Layer.In26.Cu]
|
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|
Name=In26.Cu
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||||||
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Type=0
|
||||||
|
Enabled=0
|
||||||
|
[pcbnew/Layer.In27.Cu]
|
||||||
|
Name=In27.Cu
|
||||||
|
Type=0
|
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|
Enabled=0
|
||||||
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[pcbnew/Layer.In28.Cu]
|
||||||
|
Name=In28.Cu
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||||||
|
Type=0
|
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Enabled=0
|
||||||
|
[pcbnew/Layer.In29.Cu]
|
||||||
|
Name=In29.Cu
|
||||||
|
Type=0
|
||||||
|
Enabled=0
|
||||||
|
[pcbnew/Layer.In30.Cu]
|
||||||
|
Name=In30.Cu
|
||||||
|
Type=0
|
||||||
|
Enabled=0
|
||||||
|
[pcbnew/Layer.B.Cu]
|
||||||
|
Name=B.Cu
|
||||||
|
Type=0
|
||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.B.Adhes]
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||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.F.Adhes]
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||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.B.Paste]
|
||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.F.Paste]
|
||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.B.SilkS]
|
||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.F.SilkS]
|
||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.B.Mask]
|
||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.F.Mask]
|
||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.Dwgs.User]
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||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.Cmts.User]
|
||||||
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Enabled=1
|
||||||
|
[pcbnew/Layer.Eco1.User]
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||||||
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Enabled=1
|
||||||
|
[pcbnew/Layer.Eco2.User]
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||||||
|
Enabled=1
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||||||
|
[pcbnew/Layer.Edge.Cuts]
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||||||
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Enabled=1
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||||||
|
[pcbnew/Layer.Margin]
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||||||
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Enabled=1
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||||||
|
[pcbnew/Layer.B.CrtYd]
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||||||
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Enabled=1
|
||||||
|
[pcbnew/Layer.F.CrtYd]
|
||||||
|
Enabled=1
|
||||||
|
[pcbnew/Layer.B.Fab]
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||||||
|
Enabled=0
|
||||||
|
[pcbnew/Layer.F.Fab]
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||||||
|
Enabled=0
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||||||
|
[pcbnew/Layer.Rescue]
|
||||||
|
Enabled=0
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||||||
|
[pcbnew/Netclasses]
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||||||
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[pcbnew/Netclasses/Default]
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||||||
|
Name=Default
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||||||
|
Clearance=0.254
|
||||||
|
TrackWidth=0.3
|
||||||
|
ViaDiameter=0.889
|
||||||
|
ViaDrill=0.635
|
||||||
|
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|
||||||
|
uViaDrill=0.127
|
||||||
|
dPairWidth=0.3
|
||||||
|
dPairGap=0.4
|
||||||
|
dPairViaGap=0.25
|
||||||
|
[pcbnew/Netclasses/1]
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|
Name=1.5A
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|
Clearance=0.254
|
||||||
|
TrackWidth=0.49
|
||||||
|
ViaDiameter=0.889
|
||||||
|
ViaDrill=0.635
|
||||||
|
uViaDiameter=0.508
|
||||||
|
uViaDrill=0.127
|
||||||
|
dPairWidth=0.2
|
||||||
|
dPairGap=0.25
|
||||||
|
dPairViaGap=0.25
|
||||||
|
[pcbnew/Netclasses/2]
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|
Name=1A
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Clearance=0.254
|
||||||
|
TrackWidth=0.3
|
||||||
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ViaDiameter=0.889
|
||||||
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ViaDrill=0.635
|
||||||
|
uViaDiameter=0.508
|
||||||
|
uViaDrill=0.127
|
||||||
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dPairWidth=0.2
|
||||||
|
dPairGap=0.25
|
||||||
|
dPairViaGap=0.25
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||||||
|
[pcbnew/Netclasses/3]
|
||||||
|
Name=4A
|
||||||
|
Clearance=0.254
|
||||||
|
TrackWidth=2
|
||||||
|
ViaDiameter=0.889
|
||||||
|
ViaDrill=0.635
|
||||||
|
uViaDiameter=0.508
|
||||||
|
uViaDrill=0.127
|
||||||
|
dPairWidth=0.2
|
||||||
|
dPairGap=0.25
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||||||
|
dPairViaGap=0.25
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@ -1,4 +1,2 @@
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1) Corners are hitting the plastic
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1) Corners are hitting the plastic
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2) P18 P19 etc silkscreen is hitting useful silkscreen
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2) P18 P19 etc silkscreen is hitting useful silkscreen
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3) need much more trace width for pins 1,2,3 16,17,18 31,32,33 46,47,48 maybe both sides of PCB?
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4) change silkscreen of larger connector 1-94 like on to https://raw.githubusercontent.com/wiki/rusefi/rusefi/oem_docs/Bosch/connector_154.png
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